▲ 차선용 SK하이닉스 미래기술연구원장(CTO) <사진=SK하이닉스>

[토요경제 = 최영준 기자] SK하이닉스가 차세대 D램 기술 청사진을 공식 발표했다. 

10일 일본 교토에서 열린 ‘IEEE VLSI 심포지엄 2025’에 참가한 SK하이닉스는 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로 ‘4F² VG(Vertical Gate) 플랫폼’과 3D D램 등 차세대 기술 로드맵을 제시했다.

IEEE VLSI 심포지엄은 반도체 회로와 공정기술 분야에서 세계 최고 권위를 자랑하는 학술대회다. 차세대 메모리, AI 칩, 패키징 등 최신 기술이 공유되는 자리로, 미국과 일본에서 해마다 번갈아 열린다. 올해는 12일까지 교토에서 진행된다.

차선용 SK하이닉스 미래기술연구원장(CTO)은 이날 연설에서 “현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F²VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다”고 밝혔다.

핵심은 ‘4F² VG 플랫폼’. 기존 6F² 셀이 주류인 현재와 달리, 셀 면적을 4F²로 줄이고 수직 게이트 구조를 도입해 고집적·고속·저전력 특성을 동시에 확보할 수 있는 차세대 D램 구조다.

D램 셀은 F² 단위로 면적을 측정하는데, 4F²는 2F×2F 크기의 셀을 의미한다. 면적이 작아질수록 하나의 칩에 더 많은 셀을 넣을 수 있고, 이는 곧 고용량으로 이어진다.

VG 구조는 트랜지스터의 게이트를 수직으로 세워 그 주위를 채널이 감싸는 방식이다. 여기에 SK하이닉스는 회로부를 셀 영역 하단에 배치하는 웨이퍼 본딩 기술까지 더해, 전기적 특성과 셀 효율을 동시에 끌어올리겠다는 구상이다.

차 CTO는 또 하나의 축으로 3D D램 기술을 강조했다. 업계 일각에서는 적층 수에 비례해 제조 비용이 증가할 수 있다는 우려도 존재하지만, SK하이닉스는 구조 혁신과 소재 고도화를 통해 이를 극복할 수 있다고 본다.

그는 “D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 전했다.

SK하이닉스는 이번 발표를 기점으로 향후 30년간 지속 가능한 D램 진화 전략을 가속화한다는 방침이다. 소재와 구성 요소 전반에 걸친 기술 고도화를 통해 D램 생태계 전반의 경쟁력을 끌어올릴 계획이다.

오는 12일에는 SK하이닉스 박주동 부사장이 추가 연사로 나선다. 그는 차세대 D램 태스크포스(TF)를 이끄는 인물로, 이날 VG 및 웨이퍼 본딩 기술 적용 결과와 D램 전기적 특성 개선에 대한 최신 연구 성과를 공개할 예정이다.

토요경제 / 최영준 기자 cyj@sateconomy.co.kr 

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